1 數(shù)字邏輯概論
　1.1 數(shù)字電路與數(shù)字信號(hào)
　1.2 數(shù)制
　1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算
　1.4 二進(jìn)制代碼
　1.5 二值邏輯變量與基本邏輯運(yùn)算
　1.6 邏輯函數(shù)及其表示方法
　小結(jié)
　習(xí)題
2 邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)
　2.1 邏輯代數(shù)
　2.2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
　2.3 硬件描述語(yǔ)言Verilog HDL基礎(chǔ)
　小結(jié)
　習(xí)題 1 數(shù)字邏輯概論
　1.1 數(shù)字電路與數(shù)字信號(hào)
　1.2 數(shù)制
　1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算
　1.4 二進(jìn)制代碼
　1.5 二值邏輯變量與基本邏輯運(yùn)算
　1.6 邏輯函數(shù)及其表示方法
　小結(jié)
　習(xí)題
2 邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)
　2.1 邏輯代數(shù)
　2.2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
　2.3 硬件描述語(yǔ)言Verilog HDL基礎(chǔ)
　小結(jié)
　習(xí)題
3 邏輯門(mén)電路
　3.1 MOS邏輯門(mén)電路
　3.2 TTL邏輯門(mén)電路
　*3.3 射極耦合邏輯門(mén)電路
　*3.4 砷化鎵邏輯門(mén)電路
　3.5 正負(fù)邏輯問(wèn)題
　3.6 邏輯門(mén)電路使用中的幾個(gè)實(shí)際問(wèn)題
　3.7 用Verilog HDL描述邏輯門(mén)電路
　小結(jié)
　習(xí)題
4 組合邏輯電路
　4.1 組合邏輯電路的分析
　4.2 組合邏輯電路的設(shè)計(jì)
　4.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)
　4.4 常用組合邏輯集成電路
　4.5 組合可編程邏輯器件
　4.6　用Verilog HDL描述組合邏輯電路
　小結(jié)
　習(xí)題
5 鎖存器和觸發(fā)器
　5.1 雙穩(wěn)態(tài)存儲(chǔ)單元電路
　5.2 鎖存器
　5.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理
　5.4 觸發(fā)器的邏輯功能
　5.5 用Verilog HDL描述鎖存器和觸發(fā)器
　小結(jié)
　習(xí)題
6 時(shí)序邏輯電路
　6.1 時(shí)序邏輯電路的基本概念
　6.2 同步時(shí)序邏輯電路的分析
　6.3 同步時(shí)序邏輯電路的設(shè)計(jì)
　6.4 異步時(shí)序邏輯電路的分析
　6.5 若干典型的時(shí)序邏輯集成電路
　6.6 用Verilog HDL描述時(shí)序邏輯電路
　6.7 時(shí)序可編程邏輯器件
　小結(jié)
　習(xí)題
7 存儲(chǔ)器，復(fù)雜可編程器件和現(xiàn)場(chǎng)可編程門(mén)陣列
　7.1　只讀存儲(chǔ)器
　7.2　隨機(jī)存取存儲(chǔ)器
　7.3　復(fù)雜可編程邏輯器件
　7.4　現(xiàn)場(chǎng)可編程門(mén)陣列
　7.5　EDA技術(shù)和可編程器件的設(shè)計(jì)例題
　小結(jié)
　習(xí)題
8 脈沖波形的變換與產(chǎn)生
　8.1 單穩(wěn)態(tài)觸發(fā)器
　8.2 施密特觸發(fā)器
　8.3 多諧振蕩器
　8.4 555定時(shí)器及其應(yīng)用
　小結(jié)
　習(xí)題
9 數(shù)模與模數(shù)轉(zhuǎn)換器
　引言
　9.1 D/A轉(zhuǎn)換器
　9.2 A/D轉(zhuǎn)換器
　小結(jié)
　習(xí)題
10 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
　10.1 數(shù)字系統(tǒng)概述
　10.2 算法狀態(tài)機(jī)
　10.3 寄存器傳輸語(yǔ)言
　10.4 用可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)
　小結(jié)
　習(xí)題