《集成電路設計自動化》系統介紹集成電路設計自動化的理論、算法和軟件等關鍵技術。首先介紹數字集成電路的設計流程、層次化設計方法及設計描述，重點介紹集成電路設計自動化的前端設計和后端設計中的關鍵技術與方法，包括高層次綜合技術、模擬驗證和形式驗證技術、布圖規(guī)劃與布局技術、總體布線與詳細布線技術、時鐘綜合與時序分析優(yōu)化方法、供電網絡分析和優(yōu)化技術、3D集成電路自動設計方法，最后介紹集成電路的硬件安全相關問題。同時包含集成電路設計自動化近年來的最新研究成果。
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目錄
序
前言
第1章 緒論 1
1.1 集成電路設計自動化方法簡介 2
1.1.1 集成電路設計流程 2
1.1.2 層次式設計方法 3
1.1.3 集成電路設計描述 5
1.2 章 節(jié)組織結構 6
第2章 高層次綜合 8
2.1 概述 9
2.1.1 行為描述的中間表示 9
2.1.2 性能評估模型 10
2.1.3 高層次綜合與布圖規(guī)劃結合系統流程 10
2.2 高層次綜合中的互連功耗優(yōu)化 12
2.2.1 互連功耗優(yōu)化算法的基本流程 12
2.2.2 初始高層次綜合 13
2.2.3 結合布圖信息的高層次綜合 19
2.2.4 行為信息驅動的布圖規(guī)劃 21
2.2.5 實驗與分析 22
2.3 高層次綜合熱優(yōu)化 24
2.3.1 峰值周期功耗和峰值模塊功耗 25
2.3.2 整數線性規(guī)劃模型的構造及平穩(wěn)芯片熱分布算法 27
2.3.3 實驗及分析 32
2.4 專用指令綜合 35
2.4.1 問題描述 36
2.4.2 專用指令定制方法 37
2.4.3 專用指令快速定制算法 45
2.4.4 專用指令功能劃分算法 50
2.4.5 專用指令定制存儲器存取優(yōu)化實例 55
2.4.6 實驗結果及分析 61
2.5 本章小結 62
參考文獻 63
第3章 驗證 65
3.1 驗證方法概述 65
3.1.1 模擬驗證過程 66
3.1.2 形式驗證過程 69
3.2 模擬驗證 71
3.2.1 基于字位混合SAT求解器的RTL隨機激勵生成方法描述 72
3.2.2 字位混合SAT問題 72
3.2.3 字位混合SAT求解器 74
3.2.4 激勵的均勻度評估方法 79
3.2.5 激勵的生成方法 82
3.2.6 實驗分析 84
3.3 形式驗證 86
3.3.1 模型檢驗中的OBDD 86
3.3.2 VHDL轉化為狀態(tài)機 87
3.3.3 反例生成方法 101
3.4 本章小結 107
參考文獻 108
第4章 布圖規(guī)劃與布局 110
4.1 布圖規(guī)劃與布局簡介 110
4.1.1 布圖規(guī)劃問題 111
4.1.2 布局問題 119
4.2 時延和可布性驅動的布局 124
4.2.1 基于路徑的時延驅動快速布局TimFaSa 124
4.2.2 可布性驅動的布局 131
4.3 時鐘性能驅動的布局算法 140
4.3.1 問題的提出和算法動機 140
4.3.2 時鐘驅動的布局 141
4.4 功耗驅動的多電壓布局算法 150
4.4.1 基于單元的電壓島設計流程 150
4.4.2 基于二劃分的標準單元布局方法 152
4.4.3 時延和功耗驅動的初始布局 153
4.4.4 初始電壓分配 154
4.4.5 對電壓分配和布局結果的迭代改善 155
4.4.6 實驗及分析 157
4.5 本章小結 158
參考文獻 159
第5章 布線 161
5.1 概述 161
5.1.1 布線問題概述 161
5.1.2 布線方法概述 162
5.2 總體布線 165
5.2.1 總體布線問題的形式化 165
5.2.2 時延驅動的總體布線 166
5.2.3 時延和擁擠度驅動總體布線算法TCG-Router 167
5.3 詳細布線 175
5.3.1 詳細布線問題的形式化 176
5.3.2 多商品流詳細布線算法整體流程 177
5.3.3 基于多商品流理論的詳細布線模型 178
5.4 面向可制造性與良品率的布線算法 189
5.4.1 考慮化學機械拋光的布線算法 190
5.4.2 考慮冗余通孔插入的多商品流詳細布線算法 196
5.4.3 考慮電遷移問題的布線算法 206
5.5 本章小結 212
參考文獻 212
第6章 時鐘綜合與時序分析優(yōu)化 214
6.1 概述 214
6.2 基本概念 216
6.2.1 時鐘網絡設計參數 216
6.2.2 時序分析 217
6.2.3 時延模型 219
6.3 時鐘綜合 223
6.3.1 時鐘規(guī)劃 224
6.3.2 時鐘綜合過程 225
6.3.3 時鐘優(yōu)化 229
6.4 時序分析及優(yōu)化 233
6.4.1 靜態(tài)時序分析概述 233
6.4.2 靜態(tài)時序分析方法 235
6.4.3 時序優(yōu)化目標 238
6.4.4 時序優(yōu)化方法 241
6.5 本章小結 245
參考文獻 246
第7章 片上供電網絡仿真及優(yōu)化 248
7.1 概述 248
7.2 片上供電網絡靜態(tài)分析 252
7.2.1 泊松求解算法 252
7.2.2 代數多重網格算法 257
7.3 片上供電網絡瞬態(tài)分析 266
7.3.1 瞬態(tài)仿真方法描述 267
7.3.2 全參數模型下的瞬態(tài)仿真算法 268
7.3.3 實驗結果及分析 271
7.4 片上供電網絡優(yōu)化方法 273
7.4.1 基于隨機行走放置去耦合電容的供電網絡優(yōu)化算法 274
7.4.2 實驗結果及分析 277
7.5 片上供電網絡無向量驗證方法 278
7.5.1 基于多層次矩陣求逆的無向量驗證 279
7.5.2 實驗結果及分析 284
7.6 片上供電網絡電遷移優(yōu)化方法 287
7.6.1 電遷移可靠性 288
7.6.2 供電網絡局部性原理及電遷移自恢復效應 290
7.6.3 基于瞬態(tài)電流和電容模型的優(yōu)化策略 292
7.6.4 基于瞬態(tài)電流模型的電遷移優(yōu)化算法 296
7.6.5 實驗結果及分析 300
7.7 本章小結 302
參考文獻 303
第8章 3D集成電路設計方法 306
8.13 D集成電路設計綜述 306
8.23 D芯片熱分析及優(yōu)化 308
8.2.1 熱分析 308
8.2.23 D芯片熱驅動布圖規(guī)劃算法 312
8.2.3 實驗分析 316
8.33 D芯片導熱TSV分析及優(yōu)化 316
8.3.1 熱通孔模型 317
8.3.2 單元級TSV規(guī)劃算法 318
8.3.3 模塊級TSV規(guī)劃算法 324
8.3.4 實驗及分析 328
8.43 D芯片TSV容錯設計 331
8.4.1 問題背景 331
8.4.2 容錯TSV數目計算 333
8.4.3 基于整數線性規(guī)劃的自適應容錯結構生成 333
8.4.4 基于啟發(fā)式方法的自適應容錯結構生成方法 336
8.4.5 自適應容錯TSV規(guī)劃流程 338
8.4.6 實驗結果和分析 339
8.5 本章小結 344
參考文獻 344
第9章 集成電路硬件安全設計與檢測方法 347
9.1 硬件安全概述 347
9.1.1 旁路攻擊 347
9.1.2 硬件木馬 349
9.1.3 電路剽竊 350
9.2 防御旁路攻擊的設計方法 351
9.2.1 供電網絡對功耗信息泄露的影響 351
9.2.2 考慮供電網絡的功耗仿真及防御能力評估平臺 353
9.2.3 基于供電網絡優(yōu)化的功耗分析攻擊防御算法 354
9.2.4 供電網絡對電磁信息泄露的影響 358
9.2.5 考慮供電網絡的電磁仿真及防御能力評估平臺 360
9.2.6 基于供電網絡優(yōu)化的電磁分析攻擊防御算法 360
9.3 硬件木馬檢測的驗證方法 362
9.3.1 斷言的自動生成 362
9.3.2 硬件木馬的靜態(tài)和動態(tài)分析特征 363
9.3.3 基于粗粒度控制流圖的安全斷言自動生成 364
9.3.4 基于寄存器傳輸級不變式的安全斷言自動生成 370
9.4 電路偽裝技術 374
9.4.1 基于可配置邏輯單元的電路偽裝技術 376
9.4.2 電路劃分攻擊 381
9.4.3 抵抗電路劃分攻擊 384
9.4.4 基于多路選擇器的電路偽裝技術 385
9.5 本章小結 388
參考文獻 389
第10章 總結與展望 391
10.1 總結 391
10.2 展望 393
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