前言Foreword“數(shù)字邏輯電路設(shè)計(jì)”課程是電子信息類、電氣類、自動(dòng)化類、計(jì)算機(jī)類等電類專業(yè)和其他相近專業(yè)的主要專業(yè)基礎(chǔ)課程。教育部曾多次組織重點(diǎn)院校的專家編寫統(tǒng)編教材,對(duì)該課程的發(fā)展起到了重要的推動(dòng)作用。本書是依據(jù)教育部高等學(xué)校電子信息類專業(yè)教學(xué)指導(dǎo)委員會(huì)公布的《高等學(xué)校電子信息科學(xué)與工程類本科指導(dǎo)性專業(yè)規(guī)范》編寫的,全書共9章。
隨著電子科學(xué)技術(shù)的高速發(fā)展,近年來(lái)“數(shù)字邏輯電路設(shè)計(jì)”課程的教學(xué)內(nèi)容有了較大變化,其中基于EDA技術(shù)和可編程邏輯器件的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)受到了廣泛重視。但由于可編程邏輯器件等新型器件仍屬于半導(dǎo)體器件,所以過(guò)去講授的半導(dǎo)體器件工作原理的理論基礎(chǔ)對(duì)這些新型器件仍然適用。同時(shí),傳統(tǒng)教材中的邏輯代數(shù)、邏輯門、觸發(fā)器、組合電路、時(shí)序電路等基本概念、分析方法、設(shè)計(jì)方法也是使用新型器件時(shí)必備的基礎(chǔ)理論。因此,本書在講授這些章節(jié)時(shí),一方面延續(xù)和保持了數(shù)字電路基礎(chǔ)內(nèi)容的完整性和理論的系統(tǒng)性;另一方面相應(yīng)地增加了數(shù)字電路基礎(chǔ)內(nèi)容的VHDL語(yǔ)言描述和可編程邏輯器件的應(yīng)用案例,使讀者在學(xué)習(xí)數(shù)字邏輯電路時(shí)逐步掌握現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)。
此外,本書將存儲(chǔ)器和可編程邏輯器件合并為一章（第7章）,重點(diǎn)介紹了以下內(nèi)容: 只讀存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器的組成、工作原理及集成器件應(yīng)用,FPLA、PAL器件及其應(yīng)用,GAL、CPLD和FPGA的電路結(jié)構(gòu)、工作原理和器件技術(shù)特性,并詳細(xì)介紹了應(yīng)用可編程邏輯器件配置和基于MAX+plus Ⅱ、Quartus Ⅱ兩種EDA平臺(tái)的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程。第8章介紹了各種轉(zhuǎn)換器的結(jié)構(gòu)、原理和集成器件的使用方法。第9章介紹了數(shù)字系統(tǒng)的典型應(yīng)用,給出了傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例和利用EDA工具的設(shè)計(jì)實(shí)例,這些實(shí)例深入淺出地展示了常用的中大規(guī)模集成電路的應(yīng)用方法,可以作為課程設(shè)計(jì)和綜合設(shè)計(jì)時(shí)的參考。本書的前8章提供了例題和習(xí)題,便于學(xué)生鞏固所學(xué)如識(shí)。
帶有的章節(jié)作為選講的內(nèi)容。在學(xué)時(shí)較少或要求不高的情況下,可以刪減這些內(nèi)容或安排學(xué)生自學(xué)。刪減的內(nèi)容不會(huì)影響整個(gè)理論體系的完整性和內(nèi)容的連貫性。
本書由范文兵教授主編。第3、5、7、8、9章由范文兵、李敏編寫,第1、2、4、6章由李浩亮副教授編寫,全書由范文兵統(tǒng)稿、定稿,李敏校對(duì)。本書中的實(shí)例由鄭州大學(xué)EDA實(shí)驗(yàn)室王耀、呂小永兩位老師進(jìn)行了充分的研究。鄭州輕工業(yè)大學(xué)的陳燕老師在教材編寫和推廣方面做了大量工作。本書的編寫得到鄭州大學(xué)及鄭州大學(xué)信息工程學(xué)院領(lǐng)導(dǎo)的大力支持和指導(dǎo),Intel公司為本書提供了有益的資料和軟件。編者在此向他們表示衷心的感謝。
本書還有不完善之處,殷切地期望讀者批評(píng)指正。 編者2020年9月
目錄Contents第1章邏輯代數(shù)基礎(chǔ)1
1.1概述1
1.1.1脈沖波形和數(shù)字波形1
1.1.2數(shù)制和碼制3
1.1.3其他二進(jìn)制碼7
1.2基本邏輯函數(shù)及運(yùn)算定律9
1.2.1邏輯函數(shù)中的3種基本運(yùn)算9
1.2.2邏輯代數(shù)的運(yùn)算定律及規(guī)則11
1.3邏輯函數(shù)的表示方法14
1.3.1邏輯函數(shù)的基本表示方法14
1.3.2邏輯函數(shù)的最小項(xiàng)和最大項(xiàng)17
1.3.3從真值表歸納邏輯函數(shù)18
1.4邏輯函數(shù)的公式化簡(jiǎn)法20
1.4.1邏輯函數(shù)的最簡(jiǎn)形式20
1.4.2常用的公式化簡(jiǎn)法21
1.5邏輯函數(shù)的卡諾圖化簡(jiǎn)法23
1.5.1邏輯函數(shù)的卡諾圖表示法23
1.5.2利用卡諾圖化簡(jiǎn)邏輯函數(shù)25
1.5.3具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)28
1.6利用引入變量卡諾圖化簡(jiǎn)邏輯函數(shù)30
1.7VHDL基礎(chǔ)31
1.7.1VHDL概述31
1.7.2VHDL基本結(jié)構(gòu)33
1.7.3VHDL規(guī)則35
1.7.4MAX+plus Ⅱ開發(fā)工具38
1.8本章小結(jié)38
1.9習(xí)題39第2章門電路44
2.1概述44
2.2半導(dǎo)體管的開關(guān)特性44
2.2.1三極管的開關(guān)特性44
2.2.2MOS管的開關(guān)特性46
2.3簡(jiǎn)單的與、或、非門電路51
2.3.1二極管門電路51
2.3.2三極管非門電路52
2.3.3二極管三極管與非、或非門54
2.4TTL集成門電路54
2.4.1TTL與非門電路結(jié)構(gòu)和工作原理55
2.4.2TTL與非門的外部特性及參數(shù)56
2.4.3其他類型的TTL門電路62
2.4.4TTL門電路的使用67
2.5MOS門電路67
2.5.1CMOS反相器68
2.5.2CMOS反相器的外部特性及參數(shù)70
2.5.3其他類型的CMOS門電路73
2.5.4NMOS邏輯門76
2.5.5MOS門電路的正確使用77
2.6門電路產(chǎn)品簡(jiǎn)介與接口電路79
2.6.1門電路產(chǎn)品簡(jiǎn)介79
2.6.2各門電路間的接口電路81
2.7用VHDL實(shí)現(xiàn)基本邏輯門電路的描述83
2.8本章小結(jié)84
2.9習(xí)題85
◆數(shù)字邏輯電路設(shè)計(jì)目錄第3章組合邏輯電路91
3.1概述91
3.2組合邏輯電路的分析方法和設(shè)計(jì)方法91
3.2.1組合邏輯電路的分析91
3.2.2組合邏輯電路的設(shè)計(jì)93
3.3編碼器和譯碼器95
3.3.1編碼器95
3.3.2譯碼器100
3.4數(shù)據(jù)選擇器和分配器109
3.4.1數(shù)據(jù)選擇器109
3.4.2數(shù)據(jù)分配器115
3.5數(shù)碼奇偶發(fā)生器/校驗(yàn)器116
3.6算術(shù)運(yùn)算電路119
3.7數(shù)值比較器125
3.8組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)128
3.8.1競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及產(chǎn)生原因128
3.8.2競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的判別方法129
3.8.3消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的方法130
3.9用VHDL實(shí)現(xiàn)組合邏輯電路的描述132
3.10本章小結(jié)137
3.11習(xí)題138
第4章觸發(fā)器143
4.1概述143
4.2RS觸發(fā)器143
4.2.1基本RS觸發(fā)器143
4.2.2同步RS觸發(fā)器147
4.3主從觸發(fā)器150
4.3.1主從RS觸發(fā)器150
4.3.2主從JK觸發(fā)器153
4.4邊沿觸發(fā)器156
4.4.1維持阻塞結(jié)構(gòu)的邊沿觸發(fā)器157
4.4.2利用傳輸延遲時(shí)間的邊沿觸發(fā)器159
4.4.3CMOS主從結(jié)構(gòu)的邊沿觸發(fā)器161
4.5觸發(fā)器的主要參數(shù)163
4.6不同類型觸發(fā)器之間的轉(zhuǎn)換164
4.7用VHDL描述D鎖存器和觸發(fā)器166
4.8本章小結(jié)169
4.9習(xí)題169
第5章時(shí)序邏輯電路177
5.1概述177
5.2時(shí)序邏輯電路的分析方法179
5.2.1同步時(shí)序邏輯電路的分析方法179
5.2.2異步時(shí)序邏輯電路的分析方法181
5.3寄存器183
5.3.1數(shù)碼寄存器184
5.3.2移位寄存器185
5.4計(jì)數(shù)器191
5.4.1同步二進(jìn)制計(jì)數(shù)器191
5.4.2同步十進(jìn)制計(jì)數(shù)器197
5.4.3異步計(jì)數(shù)器204
5.4.4任意進(jìn)制計(jì)數(shù)器208
5.4.5移存型計(jì)數(shù)器212
5.4.6計(jì)數(shù)器的應(yīng)用217
5.5序列信號(hào)發(fā)生器218
5.6時(shí)序邏輯電路的設(shè)計(jì)方法222
5.7用VHDL描述時(shí)序邏輯電路232
5.8本章小結(jié)237
5.9習(xí)題238
第6章矩形脈沖波形的產(chǎn)生和整形245
6.1概述245
6.2555定時(shí)器245
6.2.1555定時(shí)器的電路結(jié)構(gòu)246
6.2.2555定時(shí)器的功能246
6.3施密特觸發(fā)器247
6.3.1施密特觸發(fā)器的特點(diǎn)247
6.3.2用門電路組成施密特觸發(fā)器248
6.3.3555定時(shí)器構(gòu)成的施密特觸發(fā)器250
6.3.4集成施密特觸發(fā)器252
6.3.5施密特觸發(fā)器的應(yīng)用253
6.4單穩(wěn)態(tài)觸發(fā)器256
6.4.1單穩(wěn)態(tài)觸發(fā)器的特點(diǎn)256
6.4.2用門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器256
6.4.3用555定時(shí)器組成的單穩(wěn)態(tài)觸發(fā)器258
6.4.4集成單穩(wěn)態(tài)觸發(fā)器260
6.4.5單穩(wěn)態(tài)觸發(fā)器的應(yīng)用262
6.5多諧振蕩器265
6.5.1用門電路構(gòu)成的多諧振蕩器265
6.5.2石英晶體多諧振蕩器270
6.5.3用施密特觸發(fā)器構(gòu)成的多諧振蕩器271
6.5.4用555定時(shí)器構(gòu)成的多諧振蕩器272
6.5.5壓控振蕩器273
6.5.6多諧振蕩器的應(yīng)用279
6.6本章小結(jié)282
6.7習(xí)題282
第7章存儲(chǔ)器和可編程邏輯器件290
7.1概述290
7.1.1存儲(chǔ)器290
7.1.2可編程邏輯器件291
7.2只讀存儲(chǔ)器292
7.2.1掩模ROM292
7.2.2可編程ROM294
7.2.3可擦除可編程ROM295
7.2.4ROM的應(yīng)用298
7.3隨機(jī)存取存儲(chǔ)器302
7.3.1RAM的組成及工作原理302
7.3.2RAM的存儲(chǔ)單元304
7.3.3集成RAM芯片306
7.3.4RAM的擴(kuò)展與應(yīng)用308
7.4可編程邏輯陣列310
7.5可編程陣列邏輯313
7.5.1PAL的基本電路結(jié)構(gòu)313
7.5.2PAL輸出結(jié)構(gòu)形式314
7.5.3PAL應(yīng)用舉例316
7.6通用陣列邏輯321
7.6.1GAL電路結(jié)構(gòu)321
7.6.2GAL的工作模式324
7.6.3GAL行地址映射圖326
7.7復(fù)雜可編程邏輯器件327
7.7.1MAX7000系列器件結(jié)構(gòu)328
7.7.2MAX7000S系列器件的技術(shù)性能特點(diǎn)332
7.8現(xiàn)場(chǎng)可編程門陣列333
7.8.1查找表邏輯結(jié)構(gòu)333
7.8.2FLEX10K系列器件的結(jié)構(gòu)原理333
7.8.3FLEX10K系列器件的技術(shù)性能特點(diǎn)342
7.9CPLD/FPGA的編程和配置343
7.9.1CPLD編程方式343
7.9.2FPGA配置方式344
7.9.3CPLD/FPGA器件燒寫方法348
7.10CPLD/FPGA主要產(chǎn)品介紹349
7.10.1Altera公司產(chǎn)品349
7.10.2Xilinx公司產(chǎn)品350
7.10.3Lattice公司產(chǎn)品350
7.11MAX+plus Ⅱ集成軟件設(shè)計(jì)平臺(tái)350
7.11.1概述350
7.11.2EDA原理圖輸入設(shè)計(jì)流程351
7.11.3VHDL文本輸入設(shè)計(jì)流程358
7.11.4設(shè)計(jì)流程歸納358
7.12用VHDL實(shí)現(xiàn)存儲(chǔ)器359
7.13Quartus Ⅱ集成軟件設(shè)計(jì)平臺(tái)362
7.13.1基于Quartus Ⅱ的數(shù)字系統(tǒng)設(shè)計(jì)流程363
7.13.2創(chuàng)建工程363
7.13.3設(shè)計(jì)輸入363
7.13.4分析綜合和適配編譯369
7.13.5功能仿真和時(shí)序仿真371
7.13.6編程下載374
7.13.7引腳鎖定375
7.14本章小結(jié)376
7.15習(xí)題377
第8章數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換380
8.1概述380
8.2D/A轉(zhuǎn)換器381
8.2.1D/A轉(zhuǎn)換器電路結(jié)構(gòu)381
8.2.2DAC的主要技術(shù)指標(biāo)386
8.2.3集成DAC器件及應(yīng)用387
8.3A/D轉(zhuǎn)換器393
8.3.1A/D轉(zhuǎn)換的基本原理394
8.3.2直接比較型ADC396
8.3.3間接比較型ADC399
8.3.4ADC的主要技術(shù)指標(biāo)402
8.3.5集成ADC器件及應(yīng)用402
8.4用有限狀態(tài)機(jī)實(shí)現(xiàn)ADC574A采樣控制電路411
8.5本章小結(jié)414
8.6習(xí)題415
第9章數(shù)字系統(tǒng)的典型應(yīng)用421
9.1概述421
9.2數(shù)字鐘設(shè)計(jì)422
9.2.1電路結(jié)構(gòu)422
9.2.2部分電路設(shè)計(jì)422
9.3數(shù)字頻率計(jì)426
9.3.1基本原理426
9.3.2數(shù)字頻率計(jì)的電路結(jié)構(gòu)426
9.3.3主要技術(shù)指標(biāo)429
9.4直流數(shù)字電壓表430
9.4.1三位半雙積分ADC CC14433的性能特點(diǎn)430
9.4.2三位半直流數(shù)字電壓表電路結(jié)構(gòu)431
9.5交通信號(hào)燈控制系統(tǒng)433
9.5.1控制邏輯分析434
9.5.2單元電路設(shè)計(jì)435
9.6智力競(jìng)賽搶答器設(shè)計(jì)438
9.6.1分立集成元器件設(shè)計(jì)438
9.6.2可編程邏輯器件FPGA設(shè)計(jì)441
9.7直接數(shù)字頻率合成技術(shù)448
9.7.1DDS基本原理448
9.7.2DDS的VHDL實(shí)現(xiàn)449
9.7.3DDS的主要特點(diǎn)454
9.8波形發(fā)生器的FPGA實(shí)現(xiàn)454
9.9本章小結(jié)460
參考文獻(xiàn)461
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